کتاب الکترونیکی

SystemVerilog برای تأیید

SystemVerilog for Verification

دانلود کتاب SystemVerilog for Verification (به فارسی: SystemVerilog برای تأیید) نوشته شده توسط «Chris Spear»

اطلاعات کتاب SystemVerilog برای تأیید

موضوع اصلی: فن آوری

نوع: کتاب الکترونیکی

ناشر: Springer

نویسنده: Chris Spear

زبان: English

فرمت کتاب: pdf (قابل تبدیل به سایر فرمت ها)

سال انتشار: 2007

تعداد صفحه: 326

حجم کتاب: 2 مگابایت

کد کتاب: 9780387270364 , 0387270361

توضیحات کتاب SystemVerilog برای تأیید

SystemVerilog for Verification به خواننده می آموزد که چگونه از قدرت ساختارهای جدید SystemVerilog تست بعلاوه متدولوژی بدون نیاز به دانش عمیق برنامه نویسی شی گرا یا تست تصادفی محدود استفاده کند. این کتاب ساختارهای تأیید SystemVerilog مانند کلاس‌ها، بلوک‌های برنامه، رابط C، تصادفی‌سازی و پوشش عملکردی را پوشش می‌دهد. SystemVerilog for Verification همچنین برخی از موضوعات طراحی مانند رابط ها و انواع آرایه ها را بررسی می کند. نمونه های کد گسترده و توضیحات مفصل وجود دارد. این کتاب بر اساس دوره‌ها، سمینارها و آموزش‌های Synopsys است که نویسنده برای SystemVerilog، Vera، RVM و OOP ایجاد کرده است. مفاهیم فصل به فصل ساخته خواهد شد و آزمون دقیق با استفاده از این موضوعات در فصل آخر ارائه خواهد شد. SystemVerilog for Verification بر بهترین شیوه ها برای تأیید طراحی شما با استفاده از قدرت زبان تمرکز می کند.

SystemVerilog for Verification teaches the reader how to use the power of the new SystemVerilog testbench constructs plus methodology without requiring in-depth knowledge of Object Oriented Programming or Constrained Random Testing. The book covers the SystemVerilog verification constructs such as classes, program blocks, C interface, randomization, and functional coverage. SystemVerilog for Verification also reviews some design topics such as interfaces and array types. There are extensive code examples and detailed explanations. The book will be based on Synopsys courses, seminars, and tutorials that the author developed for SystemVerilog, Vera, RVM, and OOP. Concepts will be built up chapter-by-chapter, and detailed testbench using these topics will be presented in the final chapter. SystemVerilog for Verification concentrates on the best practices for verifying your design using the power of the language.

دانلود کتاب «SystemVerilog برای تأیید»

مبلغی که بابت خرید کتاب می‌پردازیم به مراتب پایین‌تر از هزینه‌هایی است که در آینده بابت نخواندن آن خواهیم پرداخت.

📖 خرید این کتاب

برای دریافت فایل و اطلاع از قیمت، روی یکی از دکمه‌های زیر کلیک کنید تا پیام آماده برای شما ارسال شود:

پس از ارسال پیام، قیمت و لینک دریافت فایل در اسرع وقت برای شما ارسال خواهد شد.

برچسب ها
مبلغی که بابت خرید کتاب می‌پردازیم به مراتب پایین‌تر از هزینه‌هایی است که در آینده بابت نخواندن آن خواهیم پرداخت.
کتابخانه دیجیتال بَلیان