دانلود کتاب SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling (به فارسی: SystemVerilog برای طراحی: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار) نوشته شده توسط «Stuart Sutherland»
اطلاعات کتاب SystemVerilog برای طراحی: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار
موضوع اصلی: 1
نوع: کتاب الکترونیکی
ناشر: Springer
نویسنده: Stuart Sutherland
زبان: English
فرمت کتاب: pdf (قابل تبدیل به سایر فرمت ها)
سال انتشار: 2006
تعداد صفحه: 435
حجم کتاب: 3 مگابایت
کد کتاب: 9783540885450
نوبت چاپ: 2
توضیحات کتاب SystemVerilog برای طراحی: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار
SystemVerilog مجموعه ای غنی از برنامه های افزودنی برای زبان توصیف سخت افزار Verilog IEEE 1364-2001 (Verilog HDL) است. این افزونه ها به دو جنبه اصلی طراحی مبتنی بر HDL می پردازند. اول، مدل سازی طرح های بسیار بزرگ با کد مختصر، دقیق و بصری. دوم، نوشتن برنامه‌های آزمایشی سطح بالا برای تأیید کارآمد و مؤثر این طرح‌های بزرگ.
نسخه اول این کتاب به اولین جنبه از پسوندهای SystemVerilog به Verilog پرداخته است. ویژگی‌های مدل‌سازی مهمی مانند انواع داده‌های دو حالته، انواع برشماری، انواع تعریف‌شده توسط کاربر، ساختارها، اتحادیه‌ها و رابط‌ها ارائه شد. تاکید بر استفاده مناسب از این پیشرفت‌ها برای شبیه‌سازی و سنتز شد.
SystemVerilog for Design، نسخه دوم به طور گسترده بر اساس فصل به فصل بازبینی شده است تا شامل متن‌ها و به‌روزرسانی‌های فراوانی باشد که برای انعکاس تغییرات لازم است. که بین چاپ اول این کتاب تا نهایی شدن استاندارد جدید ساخته شد. مهم است که کتاب این تغییرات نحوی و معنایی را در زبان SystemVerilog منعکس کند.
علاوه بر این، ویرایش دوم دارای فصل جدیدی است که “بسته‌های SystemVerilog” را توضیح می‌دهد، یک پیوست جدید که دستورالعمل‌های ترکیب را خلاصه می‌کند. در سراسر کتاب ارائه شده است، و تمام نمونه‌های کد به نحو نهایی به‌روزرسانی شده و با استفاده از آخرین نسخه ابزارهای Synopsys، Mentor و Cadance دوباره اجرا شده‌اند.
SystemVerilog is a rich set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). These extensions address two major aspects of HDL-based design. First, modeling very large designs with concise, accurate, and intuitive code. Second, writing high-level test programs to efficiently and effectively verify these large designs.
The first edition of this book addressed the first aspect of the SystemVerilog extensions to Verilog. Important modeling features were presented, such as two-state data types, enumerated types, user-degined types, structures, unions, and interfaces. Emphasis was placed on the proper usage of these enhancements for simulation and synthesis.
SystemVerilog for Design, Second Edition has been extensively revised on a chapter by chapter basis to include the many text and example updates needed to reflect changes that were made between the first edition of this book was written and the finalization of the new standard. It is important that the book reflect these syntax and semantic changes to the SystemVerilog language.
In addition, the second edition features a new chapter that explanis the SystemVerilog “packages”, a new appendix that summarizes the synthesis guidelines presented throughout the book, and all of the code examples have been updated to the final syntax and rerun using the latest version of the Synopsys, Mentor, and Cadance tools.
برای دریافت کد تخفیف ۲۰ درصدی این کتاب، ابتدا صفحه اینستاگرام کازرون آنلاین (@kazerun.online ) را دنبال کنید. سپس، کلمه «بلیان» را در دایرکت ارسال کنید تا کد تخفیف به شما ارسال شود.