دانلود کتاب Symbolic Analysis and Reduction of VLSI Circuits (به فارسی: تجزیه و تحلیل نمادین و کاهش مدارهای VLSI) نوشته شده توسط «Zhanhai Qin – Chung-Kuan Cheng»
اطلاعات کتاب تجزیه و تحلیل نمادین و کاهش مدارهای VLSI
موضوع اصلی: الکترونیک: VLSI
نوع: کتاب الکترونیکی
ناشر: Springer
نویسنده: Zhanhai Qin – Chung-Kuan Cheng
زبان: English
فرمت کتاب: pdf (قابل تبدیل به سایر فرمت ها)
سال انتشار: 2004
تعداد صفحه: 308
حجم کتاب: 7 مگابایت
کد کتاب: 9780387239040 , 0387239049
نوبت چاپ: 1
توضیحات کتاب تجزیه و تحلیل نمادین و کاهش مدارهای VLSI
تحلیل نمادین یک موضوع جذاب در طراحی های VLSI است.
روش های تجزیه و تحلیل برای کاربردهای کاهش انگلی و ارزیابی مدار آنالوگ بسیار مهم هستند. با این حال، تجزیه و تحلیل مدارها به طور نمادین یک موضوع تحقیقاتی چالش برانگیز است. بنابراین، در این کتاب، ما نتایج اخیر را به‌عنوان پیشرفت کارهای در حال انجام و نه به‌عنوان راه‌حل میدان مورد بررسی قرار می‌دهیم.
برای کاهش انگلی، ما مقدار زیادی از پارامترهای الکتریکی را به یک روش ساده تقریب می‌کنیم. شبکه RLC این کاهش به ما این امکان را می دهد که مدارهای مجتمع بسیار بزرگ را با ظرفیت حافظه و زمان CPU داده شده مدیریت کنیم. یک رویکرد تحلیل نمادین مدار را با توجه به توپولوژی شبکه کاهش می دهد. بنابراین، طراح می تواند معنای شبکه اصلی را حفظ کند و تحلیل را به صورت سلسله مراتبی انجام دهد.
برای طراحی مدارهای آنالوگ، تحلیل نمادین رابطه بین پارامترهای قابل تنظیم و ویژگی های مدار را فراهم می کند. تجزیه و تحلیل به ما اجازه می دهد تا رفتار مدار را بهینه کنیم.
کتاب به سه بخش تقسیم شده است. بخش اول به مبانی تحلیل مدار در حوزه زمان و در حوزه s می پردازد. برای عبارت دامنه s، بسط تیلور با نزدیک شدن s به بی نهایت معادل حل حوزه زمان پس از تبدیل لاپلاس معکوس است. از سوی دیگر، بسط تیلور هنگامی که s به صفر نزدیک می شود، لحظه های پاسخ های خروجی را در حوزه زمان استخراج می کند.
بخش دوم بر تکنیک های کاهش انگلی تمرکز دارد.
در فصل 2 ما روش‌های تقریبی را برای تطبیق
چند لحظات اول با کاهش ترتیبات مدار ارائه می‌کنیم.
در فصل 3، تبدیل Y-Delta را برای کاهش شبکه خطی پویا اعمال می‌کنیم. این روش مقادیر دقیق ضرایب مرتبه پایین صورت‌گر و مخرج تابع انتقال را پیدا می‌کند و بنابراین بخشی از گشتاورها را مطابقت می‌دهد. در فصل 4، ما به دو موضوع اصلی تبدیل Y-Delta
می پردازیم: عوامل رایج در عبارات کسری و خطاهای گرد. فصل 5 ثبات بیان کاهش یافته، به ویژه معیار روث-هورویتز را توضیح می دهد. ما تلاش می کنیم تا اثبات معیار را شرح دهیم زیرا جزئیات در اکثر کتاب های درسی معاصر حذف شده است. در فصل 6، ما تکنیک‌هایی را برای سنتز مدارها برای تقریب عبارات کاهش‌یافته پس از تبدیل ارائه می‌کنیم.
در بخش سوم، ما در مورد تولید نمادین تعیین‌کننده‌ها و کوفاکتورها برای کاربرد در طرح‌های آنالوگ بحث می‌کنیم. در فصل 7، رویکرد تحلیل توپولوژیکی کلاسیک را به تصویر می‌کشیم. در فصل 8، ما یک رویکرد نمودار تصمیم تعیین کننده را توصیف می کنیم که از پراکندگی ماتریس برای تسریع محاسبات سوء استفاده می کند. در فصل 9، زمانی که
نمودار تصمیم تعیین کننده را برای تقریب راه حل جستجو می کنیم، فقط عبارات مهم را انتخاب می کنیم.
در فصل 10، نمودار تصمیم گیری تعیین کننده را گسترش می دهیم
به یک مدل سلسله مراتبی. ساخت ماژول ها از طریق سلسله مراتب شبیه به تبدیل Y-Delta است به این معنا که یک محصول جانبی از عوامل مشترک در صورت و مخرج ظاهر می شود. بنابراین، روش هرس کردن عوامل رایج را شرح می دهیم.
Symbolic analysis is an intriguing topic in VLSI designs.
The analysis methods are crucial for the applications to the parasitic reduction and analog circuit evaluation. However, analyzing circuits symbolically remains a challenging research issue. Therefore, in this book, we survey the recent results as the progress of on-going works rather than as the solution of the field.
For parasitic reduction, we approximate a huge amount of electrical parameters into a simplified RLC network. This reduction allows us to handle very large integrated circuits with given memory capacity and CPU time. A symbolic analysis approach reduces the circuit according to the network topology. Thus, the designer can maintain the meaning of the original network and perform the analysis hierarchically.
For analog circuit designs, symbolic analysis provides the relation between the tunable parameters and the characteristics of the circuit. The analysis allows us to optimize the circuit behavior.
The book is divided into three parts. Part I touches on the basics of circuit analysis in time domain and in s domain. For an s domain expression, the Taylor’s expansion with s approaching infinity is equivalent to the time domain solution after the inverse Laplace transform. On the other hand, the Taylor’s expansion when s approaches zero derives the moments of the output responses in time domain.
Part II focuses on the techniques for parasitic reduction.
In Chapter 2, we present the approximation methods to match
the first few moments with reduced circuit orders.
In Chapter 3, we apply the Y-Delta transformation to reduce the dynamic linear network. The method finds the exact values of the low order coefficients of the numerator and denominator of the transfer function and thus matches part of the moments. In Chapter 4, we handle two major issues of the Y-Delta
transformation: common factors in fractional expressions and round-off errors. Chapter 5 explains the stability of the reduced expression, in particular the Ruth-Hurwitz Criterion. We make an effort to describe the proof of the Criterion because the details are omitted in most of the contemporary textbooks. In Chapter 6, we present techniques to synthesize circuits to approximate the reduced expressions after the transformation.
In Part III, we discuss symbolic generation of the determinants and cofactors for the application to analog designs. In Chapter 7, we depict the classical topological analysis approach. In Chapter 8, we describe a determinant decision diagram approach that exploits the sparsity of the matrix to accelerate the computation. In Chapter 9, we take only significant terms when we search through
determinant decision diagram to approximate the solution.
In Chapter 10, we extend the determinant decision diagram
to a hierarchical model. The construction of the modules through the hierarchy is similar to the Y-Delta transformation in the sense that a byproduct of common factors appears in the numerator and denominator. Therefore, we describe the method to prune the common factors.
دانلود کتاب «تجزیه و تحلیل نمادین و کاهش مدارهای VLSI»
برای دریافت کد تخفیف ۲۰ درصدی این کتاب، ابتدا صفحه اینستاگرام کازرون آنلاین (@kazerun.online ) را دنبال کنید. سپس، کلمه «بلیان» را در دایرکت ارسال کنید تا کد تخفیف به شما ارسال شود.