کتاب الکترونیکی

راهنمای عملی برای اظهارات SystemVerilog

A Practical Guide for SystemVerilog Assertions

دانلود کتاب A Practical Guide for SystemVerilog Assertions (به فارسی: راهنمای عملی برای اظهارات SystemVerilog) نوشته شده توسط «Srikanth Vijayaraghavan – Meyyappan Ramanathan»

اطلاعات کتاب راهنمای عملی برای اظهارات SystemVerilog

موضوع اصلی: 1

نوع: کتاب الکترونیکی

ناشر: Springer

نویسنده: Srikanth Vijayaraghavan – Meyyappan Ramanathan

زبان: English

فرمت کتاب: pdf (قابل تبدیل به سایر فرمت ها)

سال انتشار: 2005

تعداد صفحه: 334

حجم کتاب: 12 مگابایت

کد کتاب: 0-387-26049-8 , 9780387260495

نوبت چاپ: 1

توضیحات کتاب راهنمای عملی برای اظهارات SystemVerilog

زبان SystemVerilog از سه حوزه بسیار خاص ساختار تشکیل شده است – طراحی، ادعاها و تست بنچ. ادعاها بعد کاملاً جدیدی به فرآیند تأیید ASIC اضافه می کنند. ادعاها راه بهتری برای انجام راستی‌آزمایی فعالانه ارائه می‌دهند. به طور سنتی، مهندسان به نوشتن میزهای تست وریلوگ که به شبیه سازی طراحی آنها کمک می کند، عادت دارند. Verilog یک زبان رویه‌ای است و توانایی‌های بسیار محدودی برای مدیریت مجموعه‌های Asic ساخته شده امروزی دارد. اظهارات SystemVerilog (SVA) یک زبان اعلامی و زمانی است که کنترل عالی بر زمان و موازی سازی را فراهم می کند. این ابزار بسیار قوی برای طراحان برای حل مشکلات تأیید آنها فراهم می کند. در حالی که زبان یکپارچه ساخته شده است، تفکر در مقایسه با زبان استاندارد Verilog از دیدگاه کاربر بسیار متفاوت است. این مفهوم هنوز بسیار جدید است و تخصص کافی در این زمینه برای اتخاذ این روش و موفقیت وجود ندارد. در حالی که زبان به خوبی تعریف شده است، هیچ راهنمای عملی وجود ندارد که نشان دهد چگونه از زبان برای حل مشکلات راستی‌آزمایی واقعی استفاده کنید. این کتاب راهنمای عملی خواهد بود که به مردم در درک این روش جدید کمک می کند.

SystemVerilog language consists of three very specific areas of constructs – design, assertions and testbench. Assertions add a whole new dimension to the ASIC verification process. Assertions provide a better way to do verification proactively. Traditionally, engineers are used to writing verilog test benches that help simulate their design. Verilog is a procedural language and is very limited in capabilities to handle the complex Asic’s built today. SystemVerilog assertions (SVA) are a declarative and temporal language that provides excellent control over time and parallelism. This provides the designers a very strong tool to solve their verification problems. While the language is built solid, the thinking is very different from the user’s perspective when compared to standard verilog language. The concept is still very new and there is not enough expertise in the field to adopt this methodology and be successful. While the language has been defined very well, there is no practical guide that shows how to use the language to solve real verification problems. This book will be the practical guide that will help people to understand this new methodology.

دانلود کتاب «راهنمای عملی برای اظهارات SystemVerilog»

مبلغی که بابت خرید کتاب می‌پردازیم به مراتب پایین‌تر از هزینه‌هایی است که در آینده بابت نخواندن آن خواهیم پرداخت.

📖 خرید این کتاب

برای دریافت فایل و اطلاع از قیمت، روی یکی از دکمه‌های زیر کلیک کنید تا پیام آماده برای شما ارسال شود:

پس از ارسال پیام، قیمت و لینک دریافت فایل در اسرع وقت برای شما ارسال خواهد شد.

برچسب ها
مبلغی که بابت خرید کتاب می‌پردازیم به مراتب پایین‌تر از هزینه‌هایی است که در آینده بابت نخواندن آن خواهیم پرداخت.
کتابخانه دیجیتال بَلیان