Digitaltechnik: Lehr- und Übungsbuch für Elektrotechniker und Informatiker, 6. Auflage

3834804592......Page 1 Digitaltechnik, 6. Auflage......Page 3 Vorwort......Page 5 Inhaltsverzeichnis......Page 7 1 Einleitung......Page 13 2.1 Codes......Page 15 2.2 Dualcode......Page 16 2.3.1 Ganzzahlige Addition im Dualsystem......Page 17 2.3.3 Einerkomplementdarstellung......Page 18 2.3.4 Zweierkomplementdarstellung......Page 19 2.3.6 Bereichsüberschreitung......Page 20 2.3.7 Multiplikation......Page 21 2.4 Hexadezimalcode......Page 22 2.6 Graycode......Page 23 2.7 BCD-Code......Page 24 2.9 Übungen......Page 25 3.1 Schaltvariable und Schaltfunktion......Page 27 3.2 Zweistellige Schaltfunktionen......Page 28 3.3 Rechenregeln......Page 32 3.5 Kanonische disjunktive Normalform (KDNF)......Page 33 3.6 Kanonische konjunktive Normalform (KKNF)......Page 34 3.7 Darstellung von Funktionen mit der KKNF und KDNF......Page 35 3.8 Minimieren mit Hilfe der Schaltalgebra......Page 37 3.9.1 Grundsätzlicher Aufbau der Symbole......Page 38 3.9.3 Die UND-Abhängigkeit (G)......Page 39 3.9.4 Die ODER-Abhängigkeit (V)......Page 40 3.9.7 Die Übertragungs-Abhängigkeit (X)......Page 41 3.10 Übungen......Page 42 4 Verhalten logischer Gatter......Page 43 4.1 Positive und negative Logik......Page 44 4.2 Definition der Schaltzeiten......Page 45 4.3 Übertragungskennlinie, Störabstand......Page 46 4.4 Ausgänge......Page 47 4.4.1 Offener Kollektor (Open Collector)......Page 48 4.4.2 Tri-State-Ausgang......Page 49 4.5 Übungen......Page 50 5.1 CMOS......Page 51 5.1.2 Grundschaltungen NAND und NOR......Page 53 5.1.3 Transmission-Gate......Page 55 5.1.4 Tri-State-Ausgang......Page 56 5.2 TTL......Page 57 5.2.1 Belastung der Ausgänge......Page 59 5.4 Integrierte Injektions-Logik (I2L)......Page 60 5.5 Verlustleistung und Schaltverhalten von Transistorschaltern......Page 62 5.6 Übungen......Page 63 6.1.1 Minimierung der KDNF......Page 65 6.1.2 Minimierung der KKNF......Page 68 6.1.3 Karnaugh-Veitch-Diagramme für 2 bis 6 Eingangsvariablen......Page 69 6.1.4 Unvollständig spezifizierte Funktionen......Page 71 6.2 Das Quine-McCluskey-Verfahren......Page 72 6.3 Andere Optimierungsziele......Page 75 6.3.1 Umwandlung UND/ODER-Schaltnetz in NAND-Schaltnetz......Page 76 6.3.2 Umwandlung ODER/UND-Schaltnetz in NOR-Schaltnetz......Page 77 6.4.1 Strukturhazards......Page 78 6.4.2 Funktionshazards......Page 79 6.4.3 Klassifizierung von Hazards......Page 80 6.5 Übungen......Page 81 7.1 Prinzipieller Aufbau von Schaltwerken......Page 83 7.2 Analyse asynchroner Schaltwerke......Page 84 7.3 Systematische Analyse......Page 85 7.4 Analyse unter Berücksichtigung der Gatterlaufzeit......Page 87 7.5.1 RS-Flipflop......Page 90 7.5.2 RS-Flipflop mit Takteingang......Page 91 7.5.3 Taktpegelgesteuertes D-Flipflop......Page 92 7.5.4 Flankengesteuertes D-Flipflop......Page 95 7.5.5 Zweiflankensteuerung......Page 97 7.5.6 JK-Flipflop......Page 98 7.5.9 Zusammenfassung Flipflops......Page 100 7.6 Übungen......Page 102 8 Synchrone Schaltwerke......Page 105 8.1 Beispiel 1: Schaltwerk „Binärzähler“......Page 106 8.2 Moore-Schaltwerk......Page 107 8.3.1 Beispiel 2: Mealy-Schaltwerk „Maschinensteuerung“......Page 109 8.4 Zustandskodierung......Page 112 8.4.3 Ausgangsorientierte Kodierung......Page 113 8.4.4 „One-Hot“-Kodierung......Page 116 8.5 Wahl der Flipflops......Page 118 8.6 Zeitverhalten von Schaltwerken......Page 119 8.7 Übungen......Page 121 9.1 Multiplexer......Page 123 9.1.1 Multiplexer-Realisierung von Funktionen......Page 124 9.2 Code-Umsetzer......Page 126 9.2.1 Der BCD/Dezimal-Code-Umsetzer 7442......Page 127 9.2.2 Demultiplexer......Page 128 9.2.3 Erzeugung von Funktionsbündeln......Page 129 9.4 Übungen......Page 131 10.1.1 Mod-8-Binärzähler......Page 133 10.1.2 Mod-6-Zähler......Page 134 10.1.3 Asynchrone Rückwärtszähler......Page 135 10.2 Synchrone Zähler......Page 136 10.2.1 4-Bit-Dualzähler......Page 137 10.2.2 Mod-6-Zähler im Gray-Code......Page 139 10.2.3 Der synchrone 4-Bit Aufwärts/Abwärts-Binärzähler 74191......Page 141 10.3 Übungen......Page 142 11 Schieberegister......Page 143 11.1 Zeitverhalten von Schieberegistern......Page 144 11.1.1 Schieberegister 74194......Page 145 11.2 Rückgekoppelte Schieberegister......Page 147 11.2.1 Moebius-Zähler, Johnson-Zähler......Page 148 11.2.2 Pseudo-Zufallsfolgen......Page 150 11.3 Übungen......Page 152 12.2 Serienaddierer......Page 153 12.3 Ripple-Carry-Addierer......Page 154 12.4 Carry-Look-Ahead Addierer......Page 155 12.4.1 Kaskadierung von Carry-Look-Ahead-Addierern......Page 157 12.5 Arithmetisch-logische-Recheneinheiten (ALU)......Page 161 12.5.1 Beispiele für Operationen......Page 164 12.6.1 2-Bit-Komparator......Page 167 12.6.2 Kaskadierbare Komparatoren......Page 169 12.7 Übungen......Page 170 13 Digitale Speicher......Page 171 13.2 ROM......Page 172 13.3 PROM......Page 175 13.4 EPROM......Page 176 13.7 NOVRAM......Page 177 13.8.1 Aufbau eines SRAM......Page 178 13.8.2 Beispiel SRAM......Page 179 13.9.2 Beispiel DRAM......Page 183 13.12 Eimerkettenspeicher......Page 188 13.12.1 Beispiel eines FIFOs......Page 189 13.14 Erweiterung der Wortlänge......Page 191 13.15 Erweiterung der Speicherkapazität......Page 192 13.15.1 Volldekodierung......Page 193 13.15.2 Teildekodierung......Page 195 13.15.3 Lineare Dekodierung......Page 197 13.16 Übungen......Page 199 14.1 ASIC-Familien......Page 201 14.2.1 PLD-Typen......Page 204 14.3 ROM, EPROM, EEPROM......Page 205 14.4 PLA......Page 206 14.5 PAL......Page 211 14.6 GAL......Page 213 14.7.1 Test......Page 216 14.8.1 Aufbau eines FPGA......Page 217 14.8.2 Konfigurierbare Logik-Blöcke (CLB)......Page 219 14.8.3 IO-Block......Page 220 14.8.4 Verbindungsleitungen......Page 221 14.9.1 Aufbau einer CPLD......Page 222 14.9.2 Logik-Array Blöcke (LAB)......Page 223 14.9.4 Größe der CPLD......Page 225 14.10.1 Aufbau von Channelled Gate-Arrays......Page 226 14.12 Vollkundendesign-ASICs......Page 229 14.13 Übungen......Page 230 15.1 Entwurfsverfahren für digitale Schaltungen......Page 231 15.3 Typen......Page 232 15.4 Operatoren......Page 234 15.5 Entity......Page 235 15.6 Architecture......Page 236 15.7 Prozesse......Page 237 15.8 Struktureller Entwurf......Page 241 15.9 Busse......Page 242 15.10 Übungen......Page 244 16.2 Der Von-Neumann-Rechner......Page 245 16.2.2 Leitwerk......Page 247 16.2.4 Einund Ausgabe......Page 248 16.3 Architektur des 68HC11......Page 249 16.3.1 Anschlüsse des 68HC11......Page 251 16.3.2 Funktionsabläufe bei der Befehlsausführung......Page 252 16.3.3 CPU-Register......Page 255 16.3.4 Speicher......Page 256 16.5 Adressierungsarten......Page 258 Direct......Page 259 16.6.1 Konventionen......Page 260 16.6.2 Transfer-Befehle......Page 261 16.6.3 Speicher-Befehle......Page 262 16.6.5 Arithmetische Befehle: Negation......Page 264 16.6.6 Arithmetische Befehle: Addition......Page 265 16.6.7 Arithmetische Befehle: Subtraktion......Page 267 16.6.8 Arithmetische Befehle: Inkrement und Dekrement......Page 268 16.6.9 Arithmetische Befehle: Vergleich......Page 269 16.6.11 Schiebeund Rotations-Befehle......Page 270 16.6.13 Absolut adressierter Sprung......Page 271 16.6.14 Relativ adressierter Sprung......Page 272 16.6.15 Bedingte Sprünge......Page 273 16.6.16 Befehle für Unterprogramme......Page 275 16.7 Assembleranweisungen......Page 278 16.8 Interrupt-Bearbeitung......Page 280 16.9 Übungen......Page 282 A.1 Die Abhängigkeitsnotation......Page 283 A.2 Befehlssatz des 68HC11......Page 287 A.3 Lösungen der Aufgaben......Page 295 A.4 Literatur......Page 321 A.5 Sachwortregister......Page 325